CMOS門電路(與非門、或非、非門、傳輸門等)詳細介紹

1、CMOS“與非”門和“或非”門電路

圖2-68為CMOS“與非”門電路，其中為兩個串聯(lián)的NMOS管，為兩個并聯(lián)的PMOS管，與的柵極連接在一起作為輸入端，與的柵極連接作為輸入端，的漏與的漏連結(jié)，引出輸出端F。當(dāng)A與B同時輸入為“1”（VDD）時，導(dǎo)通，截止，輸出為“0”電平；當(dāng)A、B之間任一輸入為“0”電平，兩個串聯(lián)的N管對地沒有通路，而兩個并聯(lián)的P管，總有一個導(dǎo)通，等效導(dǎo)通電阻很小，電源電壓幾乎全部降落在管上，所以輸出為“1”電平；當(dāng)A、B全為“0”電平時，截止導(dǎo)通，輸出仍為高電平“1”。所以電路具有“與非”的邏輯功能。

圖2-69為“或非”門，其連接方法正好和“與非”門相反，兩個N管是并聯(lián)的，兩個P管是串聯(lián)的。輸入端A或B只要有一個輸入“1”電平，NMOS就有一個導(dǎo)通，輸出就為“0”電平，只有A、B均為“0”時，使均截止，才會輸出“1”電平。所以電路具有“或非”的邏輯功能。

如果在“與非”門、“或非”門后面加一級倒相器，就構(gòu)成CMOS“與”門和CMOS“或”門電路。

2、CMOS“與或非”門

圖2-70為CMOS“與或非”門電路，是由三個NMOS管組成輸入管，三個PMOS管組成負載管。輸入管的聯(lián)結(jié)方法與單溝道“與或非”門的相同。三個負載管的聯(lián)結(jié)方法是并聯(lián)，然后與串聯(lián)。柵極的聯(lián)結(jié)方法是串聯(lián)的輸入管分別與并聯(lián)的負載管聯(lián)結(jié)在一起，構(gòu)成A、B輸入端，并聯(lián)的輸入管與串聯(lián)的負載管聯(lián)結(jié)在一起，構(gòu)成輸入端。

從上面討論可知，當(dāng)CMOS門電路為多輸入端時，各輸入管支路是串聯(lián)形式，其對應(yīng)的負載管支路是并聯(lián)形式。相反，各輸入管支路是并聯(lián)形式，則負載管是串聯(lián)形式。

3、CMOS事聯(lián)、并聯(lián)門器件幾何尺寸的考慮

在CMOS倒相器噪聲容限的討論中知道，要獲得最大的直流噪容，必須滿足的條件。對于多輸入端的“或非”、“與非”門（或稱并聯(lián)、串聯(lián)門），其因子分別要用有效和有數(shù)來表示；要獲得最大的噪容，必須滿足然的條件。

下面分別討論“或非”門和“與非”門器件尺寸的確定原則：

（1）“或非”們電路的器件尺寸當(dāng)輸入管是并聯(lián)門時，如圖2-69所示。若兩個N管全導(dǎo)通時，并聯(lián)兩管的導(dǎo)通電阻是單個管子的1/2，即，由于

所以，可得到。但通常只要兩并聯(lián)管中任一管導(dǎo)通，門電路就可輸出“0”

電平。因此有

輸入管并聯(lián)時，負載管是串聯(lián)的。若兩個串聯(lián)的P管同時導(dǎo)通，其導(dǎo)通電阻為單一管子的2倍，即，因此可得

根據(jù)獲得最大噪容要求的條件，可得

若為個輸入端，則有：

若取，則：

（2-100）式表明，在個輸入端的“或非”門電路中，串聯(lián)器件（負載管）的溝道寬度近似為并聯(lián)器件（輸入管）的倍（認為）。

（2）“與非”門電路器件尺寸與上面的方法類似，可以根據(jù)的條件，得到；

（2-101）式表明，在個輸入端的“與非”電路中，串聯(lián)器件（輸入管）的溝道寬度，約為并聯(lián)器件（負載管）的%倍（認為）。

4、CMOS緩沖輸出

大多數(shù)CMOS器件由于具有比較高的輸出阻抗，限制了供給或吸收電流的能力，因此用來驅(qū)動CMOS電路是完全合適的。可是，當(dāng)需要驅(qū)動TTL電路時，就需要提供較大的驅(qū)動電流或吸收電流（圖2-71）。因此，必須設(shè)計具有低阻抗輸出的專用電路。這種電路的形式與典型的CMOS倒相器相同，不過器件的尺寸要比標準的CMOS晶體管大得多。器件的尺寸可以根據(jù)驅(qū)動電流或吸收電流的大小，從電流方程來決定。

5、CMOS三態(tài)輸出電路

在許多數(shù)據(jù)傳輸中，經(jīng)常需要將來自各個不同點的信號供給一根公共輸出線，如圖2-72所示。那么能否按圖2-73將各個CMOS電路的輸出端直接連結(jié)在一起呢？顯然是不可以的。

從圖2-73可以看到，如果倒相器A的輸出端是“1”電平，倒相器B的輸出端是“0”電平，這時和導(dǎo)通，從電源VDD至地有一條通路。由于和的導(dǎo)電阻較高，且二者幾乎相等，所以輸出V。將是，既不是高電平又不是低電平。因此輸出狀態(tài)不能確定。

為了能在公共總線上實現(xiàn)如圖2-72所示的連接，需要CMOS電路有三態(tài)輸出的功能。所謂三態(tài)輸出，就是電路的輸出狀態(tài)不僅有高電平與低電平輸出，而且還有一個第三態(tài)（或稱高阻態(tài)）。電路處于第三態(tài)時，負載管與輸入管均處于截止態(tài)，其邏輯電平由與它并聯(lián)在公共總線上的其它邏輯門的輸出狀態(tài)決定。電路處于第三態(tài)時，其輸出端被全部截止的高阻器件所隔離，故本身既無確定的狀態(tài)，也不會影響其它電路。

CMOS電路可以方便地實現(xiàn)三態(tài)輸出功能，圖2-74所示為實現(xiàn)三態(tài)輸出的幾種方法。

在圖2-74（a）中，一個傳輸門與輸出端串聯(lián)。當(dāng)傳輸門截止時，F(xiàn)和輸出電路斷開，當(dāng)傳輸門導(dǎo)通時，F(xiàn)點的狀態(tài)跟著倒相器輸入端變化。

在圖2-74（b）中，當(dāng)禁止信號是高電平時，與倒相器串聯(lián)的附加P管和N管都截止，有效地切斷了電源VDD，使倒相器處于第三態(tài)；當(dāng)封閉信號為低電平時，兩個附加的P管和N管都導(dǎo)通，F 點的狀態(tài)跟著倒相器變化。

在圖2-74（c）中，封閉信號為高電平時，截止，輸入端不管是何信號，倒相器柵極的“或非”門輸出都是低電平，截止，倒相器處于第三態(tài)。當(dāng)封閉信號為低電平時，導(dǎo)通，F 就跟著倒相器變化。

三態(tài)輸出電路不僅在簡單的門電路中使用，而且在較復(fù)雜的電路中也經(jīng)常使用。

當(dāng)三態(tài)器件的輸出被封閉時，它有一個類似于典型CMOS輸入電容的寄生電容。其值約為10~15pF。因此，在圖2-72中的任何器件的驅(qū)動，總線必須對所有與它連接的全部輸入和輸出電容以及全部銜接線的電容充電，從而使電路降低了工作速度，除了由電容引起的延遲以外，還必須考慮禁止電路需要的導(dǎo)通和截止時間。

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